关于verilog中延时的疑问？

CPLD · 发表于 2010-6-23 15:55:06

关于verilog中延时的疑问？
在我们例化一个门时，常用以下形式 or #2 a_1(output , din1, din2); #2表示延时两个时间单位。那么以下语句
or #（3，5） a_1(output , din1, din2);表示延时多少啊，哪位能告诉我啊？

CPLD · 发表于 2010-6-23 15:55:17

#（3，5）这个是传递参数的，并非延迟

CPLD · 发表于 2010-6-23 15:55:27

在调用子模块时修改模块内已定义的parameter参数

CPLD · 发表于 2010-6-23 15:55:38

给parameter传值，如果没有传递新值，就用默认值

Sunlife · 发表于 2015-5-20 15:15:04

在调用子模块时修改模块内已定义的parameter参数

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