verilog偶数个非门进行短暂的延时防止优化的问题

纸风铃 · 发表于 2010-6-25 23:41:33

本帖最后由 fpgaw 于 2010-7-12 10:40 编辑

请问一下假如vhdl写一个用偶数个非门进行短暂的延时然后输出为了防止综合优化该模块，可在模块中加综合约束注释部分的语句是什么呢？我知道verilog中可以用
/*synthesis attribute keep a true*/ 但是在VHDL中呢？是什么语句呀？

绿豆宝贝 · 发表于 2010-6-25 23:53:41

大家各抒己见呀共同讨论共同提高啊！

给我一刀 · 发表于 2010-6-26 01:14:08

直接用库里的 invter or buffer，做成一个module；调用的时候 set_dont_touch

蓝雪 · 发表于 2010-6-26 01:35:52

谢谢你啦！<br>
这样做虽然可以但是和我我所要陈述的方法不一样我需要的是如何添加语句就可以解决问题的<br>

3#
zhang2000

帅帅 · 发表于 2010-6-26 02:25:19

不晓得啊

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