模拟IC设计与使用VHDL语言设计IC的区别

I2C · 发表于 2010-4-9 23:03:34

模拟IC设计与使用VHDL语言设计IC的区别
感觉模拟IC设计就应该是设计模拟电路.设计运放等，通过设计电路、在硅片上搭建TTL.CMOS......从而做成IC芯片；) j e* h7 N% r/ g+ d; N" j9 X

而我经常看到说IC设计就是使用HDL VHDL语言设计IC，写好HDL VHDL语言后烧录到FPGA.CPLD.......从而做成芯片。
我想问的是这两者有什么区别？

liuhuishou9003 · 发表于 2010-10-16 20:43:14

所应用的平台不一样！

大鹏 · 发表于 2022-2-22 09:47:15

模拟IC设计与使用VHDL语言设计IC的区别

大鹏 · 发表于 2022-3-12 15:47:23

模拟IC设计与使用VHDL语言设计IC的区别

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模拟IC设计与使用VHDL语言设计IC的区别

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