如何用verilog状态机编串口收发程序

CTT · 发表于 2010-6-26 00:52:15

本帖最后由 fpgaw 于 2010-11-19 09:14 编辑

如何用verilog状态机编串口收发程序

我仿照书上的状态图,编写了串口的发射程序,我把发射使能定义为内部信号,在里面给它赋值,输入的八位数据,txbuf[7..0],我给它赋了初值.程序下载后,没一点反映,我用串口精灵看,请高手帮帮忙,以前做单片机,串口收发只需要3根线,在FPGA里,怎么感觉好多外部线啊

HANG · 发表于 2010-6-26 01:15:55

串口传输就 2根线 TXD & RXD

FPGA 中写的串口要看是那种 master or slave 的, 不同的模式外部信号有些区别

你看线多是正常的, 是因为有很多控制信号来进行的

网上有现成的例子, 你可以下载下看看!

IPO · 发表于 2010-12-20 09:48:07

我在FPGA通过了串口测试！

IPO · 发表于 2010-12-20 09:48:16

但用同样的程序却不能用在CPLD

兜里有糖糖 · 发表于 2010-12-21 21:19:32

贴出来让大家看看吧。。

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如何用verilog状态机编串口收发程序

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