请教fpga高手有关接口的问题

在把一个大的程序分成几个模块时综合成功通过，但是用ISE仿真时发现不对，是不是要每一个单独的文件都要单独进行仿真？

比如顶层文件是<br>
module top(clk, reset, c);<br>
&nbsp; &nbsp; input clk;<br>
&nbsp; &nbsp; input reset;<br>
&nbsp; &nbsp; output [7:0] c;<br>
<br>
&nbsp; &nbsp; one one_ins(.clk(clk),.reset(reset),.counter(c[7:0]));<br>
<br>
endmodule<br>
<br>
采用元件例化<br>
<br>
module one(clk, reset, counter);<br>
&nbsp; &nbsp; input clk;<br>
&nbsp; &nbsp; input reset;<br>
&nbsp; &nbsp; output reg [7:0] counter;<br>
&nbsp; &nbsp; &nbsp; &nbsp;&nbsp;&nbsp;<br>
&nbsp; &nbsp; &nbsp; &nbsp;&nbsp;&nbsp;always @ (posedge clk)<br>
&nbsp; &nbsp; &nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;if(reset == 1'b1)<br>
&nbsp; &nbsp; &nbsp; &nbsp; &nbsp; &nbsp; &nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;counter &lt;= 0 ;<br>
&nbsp; &nbsp; &nbsp; &nbsp; &nbsp; &nbsp; &nbsp; &nbsp;&nbsp;&nbsp;else <br>
&nbsp; &nbsp; &nbsp; &nbsp; &nbsp; &nbsp; &nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;counter &lt;= (counter == 200) ? 0 : counter + 1 ;<br>
endmodule<br>
<br>
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这两个文件在同一个工程中，仿真的时候为什么得不到想要的仿真图，该怎么办，请各路大侠指点！

一同学习。

你用的是modsim仿真的吗？你最好把always @ (posedge clk)改为always @ (posedge clk or&nbsp;&nbsp;posedge reset),这样就应该可以了。

嗯。 不错，有道理

你用的是modsim仿真的吗？你最好把always @ (posedge clk)改为always @ (posedge clk or&nbsp;&nbsp;posedge reset),这样就应该可以了。