电平产生问题

ups · 发表于 2010-6-26 02:23:59

本帖最后由 fpgaw 于 2010-7-18 14:02 编辑

检测电路中,常用到脉冲的监测,当有脉冲输出时,产生一个高电平,而无脉冲输出时产生低电平.用CPLD可不可以实现，请给个思路

CHANG · 发表于 2010-6-26 02:42:37

如果脉冲输出是高电平，我用VHDL写的话，直接把脉冲输出接到CPLD的关键，作为输入，<br>
直接赋值给CPLD的输出就行了，这样CPLD的输出就跟着输入变化而变化了。

ANG · 发表于 2010-6-26 03:29:41

只是检测它是否正常输出,如正常输出给一个高电平.一旦无输出给低电平,脉冲的周期和占空比是任意的,用电压表来看电路是否正常工作.你只是把输入脉冲复制而已,电压表上看不出电路是否正常.

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