集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
查看: 1808|回复: 1

求助,VHDL语言设计,急!

[复制链接]
tim 发表于 2010-6-26 01:41:48 | 显示全部楼层 |阅读模式
本帖最后由 fpgaw 于 2010-7-12 12:18 编辑

我们的设计题目是( 数据采集和反馈控制系统),要求用一片HDPLD器件、模数转换器ADC和数模转换器DAC构成一个数据采集系统. 系统的功能如下:

    1.系统按一定速率采集输入电压vi,经ADC转换为8位数字量DATA;

    2.输入数据与存放于由HDPLD实现的控制器和数据处理器(简称CODP)内的标

      准数据相减,求得带极性位的差值±Δ(数字量);

     3.差值之绝对值送至DAC转换为Δv,它和特定的极性判别电路共同输出

      ±Δv;

    4.数据采集和处理均在控制器的管理下有序进行。工作速率由时钟信号CLK

      的速率决定。
请用鼠标点击一下下面的设计图,就可看清了!
ATA 发表于 2010-6-26 02:41:38 | 显示全部楼层
这是要干什么?<br>
应该比较简单的东西啊,a/d.d/a都是现成的,只要<br>
搞清出接口时序就行了,其它就是一个减法的实现
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2024-12-24 00:04 , Processed in 0.058063 second(s), 19 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表