14bit双向IO口 cpld

longtime · 发表于 2010-6-26 01:55:22

本帖最后由 fpgaw 于 2010-7-18 14:15 编辑

设计： 14bit输入，分6组14位输出，双向IO，（可发可回读数据）我用38译码（片选）和 245的vhdl，在仿真过程中245没用时就是‘Z’态，我想在相应245被选中时可以回读数据，可这是都是‘Z’态，数据没被锁存，请问该怎么设计

ise9.1

UFP · 发表于 2010-6-26 02:01:55

就是如何保持245上数据的状态

tim · 发表于 2010-6-26 03:53:11

高手来看看三

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14bit双向IO口 cpld

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