CPLD中逻辑单元的利用率已经达到了98%，会造成不稳定吗？

ngtim · 发表于 2010-6-26 01:39:15

请教下，如果我的CPLD中的逻辑单元的利用率已经达到了98%，会造成不稳定吗？或者会造成其它后果吗？

CCIE · 发表于 2010-6-26 03:32:35

根据经验，98%时，比较难布通；<br>
如果能布通，时序会差些。

longtime · 发表于 2010-6-26 04:37:05

不好意思，问下难布通是什么意思啊？是综合出错吗？<br>
如果布通了，时序差点话，应该功能还是正确的吧？

CHANG · 发表于 2010-6-26 04:44:56

手册上讲最好不要超过80%。

longtim · 发表于 2010-6-26 05:00:21

哦，多谢，我不了解FPGA和CPLD，本来是做SOC的，现在临时做下CPLD，呵呵

CTT · 发表于 2010-6-26 05:39:26

soc好啊，是用FPGA 做么？用CPLD时，对时序还不是特别严格，只要布通就可以。<br>
不过也要分芯片公司

CHAN · 发表于 2010-6-26 07:06:13

如果布通了，时序差点话，应该功能还是正确的吧？

Sunlife · 发表于 2015-6-17 11:32:44

不好意思，问下难布通是什么意思啊？是综合出错吗？<br>
如果布通了，时序差点话，应该功能还是正确的吧？

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