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MAX PLUS II 的时钟频率问题

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longt 发表于 2010-6-26 00:28:23 | 显示全部楼层 |阅读模式
本帖最后由 fpgaw 于 2010-7-11 14:24 编辑

MAX PLUS II 的时钟频率问题
MAX PLUS II 仿真8位2进制计数器(选用的是ALTER公司的EPM7012S芯片),当设定时周期为12ns是就是正确计数,当设定周期为10ns时就会混乱计数。而芯片说明书上标明CPLD的最高工作频率可达到150MHZ以上,这究竟是哪里出问题了呀?
VVC 发表于 2010-6-26 01:36:14 | 显示全部楼层
问题已经解决了,是程序中的一点小问题,但还是想不通为什么会有影响
CCIE 发表于 2010-6-26 02:24:44 | 显示全部楼层
解决了就好
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