在ISE下采用verilog编程遇到的几个问题，请指教

我用ISE6.1i编写cpld程序，采用verilog语言遇到一点问题，
请各位指教
1。用verilog编写程序，语言虽然灵活，但不如VHDL语言资源多感觉，我找不到在什么地方设置管脚，而且没办法看到全局布线总图，请问如何可以设置管脚，看到全局布线总图？
2.顶层文件top可以创建多个吗？top文件之间如何联系？不同的。sch文件之间是通过端口port相连接吗？
3.如果有3个input端口，我可以把这个三个端口的做成一个reg，就是做成一个reg[2:0],每以为对应一个输入的端口？？
非常感谢

请DX过来指点一下啊，我也想知道

1.ISE中是有拐角分配的,好象在什么约束里面<br>
2.可以有多个,相互不影响的,也可以用原理图将他们接起来<br>
3.可以的.但个人没有必要,拐角指定的时候放在一起就好

1对ISE来说，两种语言没你说的那么大的区别。<br>
2顶层只该有一个，顶层包裹下面的各个子模块。<br>
3当然可以

我在ISE下用verilog编程是经常出现定义的管脚找不到,郁闷啊!!!<br>
希望高手能帮忙解释.....