怎样区分wire和reg？

CHANG · 发表于 2010-6-26 02:16:43

怎样区分wire和reg？

ups · 发表于 2010-6-26 02:38:38

其实我也讲不太清楚，从电路上面考虑的话觉得容易理解一些，wire上面绝对不可能存东西的，好像有时候reg有wire的作用

interi · 发表于 2010-6-26 02:41:20

听说“输出的信号习惯用reg 
输入的可以用wire” 
不知道对不对

longtim · 发表于 2010-6-26 03:25:52

always中所有被赋值得都是reg 
除此之外，物理上的wire就是wire，物理上的reg就是reg

ATA · 发表于 2010-6-26 03:52:56

在ASSIGN 赋值的时候，，被赋值的只能是wire 
在ALWAYS中，被赋值的只能是REG 
 
另外在initial中，，用WIRE

ANG · 发表于 2010-6-26 05:16:36

原帖由 ws_115 于 2006-4-28 11:01 发表 
在ASSIGN 赋值的时候，，被赋值的只能是wire 
在ALWAYS中，被赋值的只能是REG 
 
另外在initial中，，用WIRE ^^^^^^^^^^^^^^^^^^^^^^ 
不能吧!!!!! 
 
其实reg和wire的区分很简单: 
   如果你想实际的电路是寄存器的,那肯定是reg,如果是组合逻辑的,肯定是wire. 
 
  但是在verilog 语言中,语法规范是: 
在ASSIGN 赋值的时候，，被赋值的只能是wire 
在ALWAYS中，被赋值的只能是REG 
在initial中,只能是reg

ANG · 发表于 2010-6-26 05:59:25

wire型数据常用来表示以assign关键字指定的组合逻辑信号。VerilogHDL程序模块中输入、输出信号类型默认时自动定义为wire型。 
reg型数据常用来表示"always“模块内的指定信号，常代表触发器。通常在设计中要由"always"模块通过使用行为描述语句来表达逻辑关系。

usb · 发表于 2010-6-26 06:38:13

不知道你是要区分还是想知道怎么用，如果是后者assign=>wire   ,always=>reg

AAT · 发表于 2010-6-26 07:40:17

reg能存储， wire不能存储？

ANG · 发表于 2010-6-26 07:55:36

我也是处学者，到处学习，呵呵

		自动登录	找回密码
密码			我要注册

怎样区分wire和reg？

相关帖子

站长推荐 /1