VHDL+Verilog良好的代码编写风格（二十五条）

FFT · 发表于 2010-6-26 12:57:15

这两个得是基本上能转换

interige · 发表于 2010-6-26 14:53:08

厉害，说得好

CHAN · 发表于 2010-6-26 15:54:55

（18）尽可能使用循环语句和寄存器组来提高源代码的可读性，这样可以有效地减少代码行数； 
不是说，HDL语言里用循环语句不好么？（《谈VHDL/Verilog的可综合性以及对初学者的一些建议》那个贴里提到的。）说是很耗资源的。

interig · 发表于 2010-6-26 15:57:55

很好，看来是值得学习的。

encounter · 发表于 2010-6-26 17:30:39

看了之后，我觉的自己有待于大大加强自己的学习呀，感觉懂的太少了

encounter · 发表于 2010-6-26 18:06:38

嗯，好贴。 
顶一个

CHAN · 发表于 2010-6-26 19:59:43

（9）尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等； 
（25）避免采用内部三态电路，建议用多路选择电路代替内部三态电路。 
 
这两条最好!

CCIE · 发表于 2010-6-26 21:18:59

这个命名规范不错

寒邪 · 发表于 2011-3-11 20:42:57

是很好的建议，一定好好学习！

hng1123 · 发表于 2011-4-5 09:55:59

多谢了，正好用得上啊

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