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我的CPLD延迟7ns对外部SRAM的地址加减和re.oe.ce控制,回影响数据的读写吗

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CHANG 发表于 2010-6-26 02:09:44 | 显示全部楼层 |阅读模式
本帖最后由 fpgaw 于 2010-7-18 14:41 编辑

我的CPLD延迟7ns对外部SRAM的地址加减和re.oe.ce控制,回影响数据的读写吗
至芯科技ZX系列开发板正在火爆发售！
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FPGA就业培训班招聘学员（保就业）
longt 发表于 2010-6-26 02:24:31 | 显示全部楼层
要看你的频率是多高了，一般tco+tsu+th<1/t
至芯科技ZX系列开发板正在火爆发售！
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