race conditions什么意思啊？

race conditions什么意思啊？

竞争~~~~~

也就是可能产生“冒险”的条件

顺便说一下,verilog中,always块是并行执行的(这也是verilog和其它高级语言的区别):<br>
&nbsp;&nbsp;always @(posedge clk)<br>
&nbsp; &nbsp; if(reset)<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;y1 = 0;<br>
&nbsp; &nbsp; else<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;y1 = y2;<br>
和<br>
&nbsp; &nbsp;always @(posedge clk)<br>
&nbsp; &nbsp;&nbsp;&nbsp;if(reset)<br>
&nbsp; &nbsp;&nbsp; &nbsp; y2 = 1;<br>
&nbsp; &nbsp;&nbsp;&nbsp;else<br>
&nbsp; &nbsp;&nbsp; &nbsp; y2 = y1;<br>
象上面这两个always块在同一个module里的话,就会出现 race condition ,因为两个always 块的执行顺序是未知的,若第一个always块先执行,那么 y1 和y2都等于1,若第二个always块先执行的话,那么y1和 y2就等于0;<br>
&nbsp;&nbsp;这是我的理解,请大家指教!!

也就是可能产生&ldquo;冒险&rdquo;的条件