VERILOG中那些延时语句有什么作用

ups · 发表于 2010-6-26 01:21:27

VERILOG中那些延时语句有什么作用

请问一下大家:VERILOG中那些延时语句有什么作用.学习的时候用学吗 ?它不能综合.
有什么作用？

inter · 发表于 2010-6-26 02:43:57

功能仿真的时候用，用于模拟实际综合后的时延情况，这个编程习惯很好

encounter · 发表于 2010-6-26 04:10:08

仿真的时候用

interig · 发表于 2010-6-26 04:30:24

2楼说的有道理

VVIC · 发表于 2010-6-26 04:42:45

testbench使用<br>
代码编写时仿真实际情况下的时延（如建立时间等），从而保证功能仿真通过。

interige · 发表于 2010-6-26 05:14:00

大家说得都不错。

HANG · 发表于 2010-6-26 05:48:05

学习到了好多东西啊

interi · 发表于 2010-6-26 07:25:01

功能仿真的时候用，代码编写时仿真实际情况下的时延（如建立时间等），从而保证功能仿真通过。 <br>
这样更接近实际情况。

AAT · 发表于 2010-6-26 09:19:09

但是这个时延长度是自己规定的，用这么“随意”的一个时间来仿生成电路后可能出现的情况，总觉得不够稳妥。哪位大虾出面解释下？

ups · 发表于 2010-6-26 10:15:27

功能验证时无非是规定了激励信号的产生或变化时间，随意中方显现验证的一般性！<br>
或许如此，请指教！

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