VERILOG中那些延时语句有什么作用

VVIC · 发表于 2010-6-26 22:53:08

延时是不能综合的，用来仿真的，模拟一些时序关系

usd · 发表于 2010-6-26 23:20:45

当然有用了！

CHA · 发表于 2010-6-27 00:28:40

我咋觉着上面的代码不会模拟出实际综合后的延时，要真正看综合后器件的延时就得作后仿，把Quartus综合后的延时文件连同源代码文件一起在Modelsim里跑，这样才能看出器件延时的影响吧。<br>
不知道我理解的对不？

HANG · 发表于 2010-6-27 01:44:40

开“谈”有益！！！

AAT · 发表于 2010-6-27 03:17:26

这是在测试程序中用，那程序中需不需要用呢？怎么用呢？

usb · 发表于 2010-6-27 04:26:59

新手学习...

Sunlife · 发表于 2015-6-25 10:47:57

功能仿真的时候用，代码编写时仿真实际情况下的时延（如建立时间等），从而保证功能仿真通过。 <br>
这样更接近实际情况。

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