如何写一个规范的好的时钟生成器模块？

ANG · 发表于 2010-6-26 01:21:47

本帖最后由 fpgaw 于 2010-7-18 14:45 编辑

用计数器？状态机如何分频出来的时钟才能在之后的模块里面更稳定可靠？

tim · 发表于 2010-6-26 02:10:00

reg[9:0]   count_clk; 
always@(posedge clk_in) 
begin 
clk_out<=count_clk[0];//从零开始依次为2，4，8，16分频 
count_clk<=count_clk; 
end 
//遇到6分频之类的 
always@(posedge clk_in) 
begin 
if(count_clk==2) 
clk_out<=1'b1; 
if(count_clk==5) 
clk_out<=1'b0; 
end

interig · 发表于 2010-6-26 02:52:50

用状态机分频！

ANG · 发表于 2010-6-26 03:33:31

那倍频呢？

CHA · 发表于 2010-6-26 05:16:46

怎么看不懂？

FFT · 发表于 2010-6-26 06:21:30

xuexizhong

CTT · 发表于 2010-6-26 06:50:27

同求中！

Sunlife · 发表于 2015-6-17 11:22:16

reg[9:0]   count_clk; 
always@(posedge clk_in) 
begin 
clk_out<=count_clk[0];//从零开始依次为2，4，8，16分频 
count_clk<=count_clk; 
end 
//遇到6分频之类的 
always@(posedge clk_in) 
begin 
if(count_clk==2) 
clk_out<=1'b1; 
if(count_clk==5) 
clk_out<=1'b0; 
end

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