verilog在变量定义时可以直接赋初值

verilog在变量定义时可以直接赋初值，如
reg [7:0] counter = 8'h80;
它只是指定了counter的上电状态，之后还是能够改变的，如
always @(posedge clk)
  counter <= counter + 8'h01;
不过需要说明的是，这跟综合工具确实有点关系，比较老的综合器版本就不支持，
如Quartus II 5.0，counter的初始上电状态就为零，初始赋值不管用。
不过新版本的综合器是支持的，当然，为了保险起见，大家最好验证一下。

xilinx的一直都可以

还有不支持的？我还以为都支持，学习了

ncverilogy也可以啊

不得不顶太强了~！呵呵。希望您加我为好友，谢谢！<br>
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呵呵<br>
这个可以去试试