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查看: 2633|回复: 2

fpga新手有关verilog中全等号===的使用

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ICE 发表于 2010-6-26 02:16:52 | 显示全部楼层 |阅读模式
本帖最后由 fpgaw 于 2010-7-3 06:14 编辑

===是可综合的吗？综合后成为什么样子？常用吗？？请高手指点
fpga, Verilog, 等号, 新手

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interi 发表于 2010-6-26 03:10:08 | 显示全部楼层
由本书上说===和！==都不能用于综合
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VVC 发表于 2010-6-26 03:36:31 | 显示全部楼层
没见过有人用的，只是看到一些语法书上介绍过，没什么用处吧
FPGA工程师就业培训班（保就业）
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