做个RISC CPU的很多单独模块，怎么把他们弄成一个整体？

CTT · 发表于 2010-6-26 02:31:04

本帖最后由 fpgaw 于 2010-7-18 14:46 编辑

其中包括IF  CTRL EXE WB等等，怎么把他们连线，就是把引脚连在一起

CHANG · 发表于 2010-6-26 03:25:21

如果我想把他们做成一个系统，完成后就可以做系统的仿真是不是，那怎么加载到FPGA上，他和系统仿真怎么对比指标那些喃？

encounter · 发表于 2010-6-26 04:11:48

系统仿真可以再在顶层加个testbench做仿真，加载FPGA就只需要顶层的就可以了，和系统比的话，就可以做<br>
布局布线后的后仿真，当然你的testbench要写好。原帖由 hesiqiao 于 2006-6-5 11:56 发表<br>
如果我想把他们做成一个系统，完成后就可以做系统的仿真是不是，那怎么加载到FPGA上，他和系统仿真怎么对比指标那些喃？

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做个RISC CPU的很多单独模块，怎么把他们弄成一个整体？

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