请问VHDL语言用什么 工具呀？

请问VHDL语言用什么 工具呀？

VHDL语言在很多软件环境下都可以使用　一般说来VHDL/VERILOG等都是不依赖于某一确定的编程环境的　很多公司的软件平台都支持它们，比如：ispLever(lattice) ， ise(xilinx)， quartusii(altera)。所以用VHDL编的程序可以在各个厂家的芯片上实现直接移植，比原理图输入更好！

厂家工具需要的输入是网表，综合你可以用任何一个第三方工具，常用的是synplify

现在常用的工具都支持vhdl,因为它是ieee的标准。综合性能比较好的是sinplify pro，但是针对各个厂商，他们自己提供的工具也是不错的，如xst 对于xilinx公司的fpga.<br>
但是，目前主流设计公司，多数使用verilog HDL做设计，VHDL更擅长做仿真。

不同公司用不同的

自己跑跑仿真的话 Ultraedit + Modelsim就OK拉

看你用什么片子．．．．

我也用ModelSim。

Max+plusⅡ也行

VHDL语言在很多软件环境下都可以使用　一般说来VHDL/VERILOG等都是不依赖于某一确定的编程环境的　很多公司的软件平台都支持它们，比如：ispLever(lattice) ， ise(xilinx)， quartusii(altera)。所以用VHDL编的程序可以在各个厂家的芯片上实现直接移植，比原理图输入更好！