verilog菜鸟问题

input [1:0] A;
input [1:0] B;
reg [1:0] result;

assign result=sel?A:B;


这样的小程序在quartus8综合后的电路图上面，总是显示A[0]和B[0]被MUX2TO1选择，无法同时选择两位，
也就是说，A[1]和B[1]悬空，永远无用。这种情况是怎么回事呢？应该怎么改？

已经解决，谢谢关注