高速双口RAM的实现

现在的项目因为速度太高，对前端过来的模拟信号经过两个AD采样，即每路间隔180度采样，也就实现了交叉采样，采样完成之后把信号输入到FPGA中！现在我们的要求是，在FPGA中，利用32位的RAM，把第一路采样放在高16位，第二路放在低16位，这样存下来！我用quartus自带的宏功能设计了一个双口ram模块，但是打开之后发现里面就只有一些参数的定义，像控制时序里面根本就没有，那么我这个双口RAM应该怎么设计呢?或者就是我在利用生成的宏功能模块的基础上还应该写些什么程序呢？