FPGA笔试题:用Verilog/VHDL写出程序，要求要有饱和处理

a[9:0]和b[9:0]低8位的相加结果放在c[7:0]，用Verilog/VHDL写出程序，要求要有饱和处理<br>
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大家做做。

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a[9:0]和b[9:0]低8位的相加结果放在c[7:0]，用Verilog/VHDL写出程序，要求要有饱和处理<br>
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大家做做。 什么是饱和处理？

什么是饱和处理阿？

应该就是防溢出的处理吧,结果超出表示范围时取最大或最小值

楼上是正解，防止溢出

那该怎么处理？

是指的最高位 有溢出吧 ？

这个题目怎么还有解答？<br>
关注中~

貌视不带进位的加法器
       
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努力看看

module&nbsp;&nbsp;add(a,b,c);<br>
input[9:0]&nbsp; &nbsp; &nbsp; &nbsp; a,b;<br>
output[7:0] c;<br>
reg&nbsp;&nbsp;c;<br>
always@(a,b)<br>
if(a[7:0]+b[7:0]&gt;9'b011111111)&nbsp; &nbsp;c[7:0]&lt;=8'b11111111;<br>
else&nbsp; &nbsp; &nbsp; &nbsp; c[7:0]&lt;=a[7:0]+b[7:0];<br>
endmodule<br>
新学中&nbsp; &nbsp;大家看看有没有问题