verilog多点例化问题

inter · 发表于 2010-6-27 23:27:59

比如说我有一个计数器 ,但是我在例化时想前一个的进位端给后一个的时钟段端（相当于carry1连到clk2），这个容易做到，但我在这条线之间再想加一条线set,让它连在carry1于clk2连线的中间，怎么做

VVIC · 发表于 2010-6-28 00:50:43

set 起什么作用？是set和carry1同时控制CLK2？<br>
如果是我上面说的那样，你可以把它也作为敏感电平列在always里啊

interig · 发表于 2010-6-28 01:45:55

如你所说，set与carry1同时控制clk2,我用的vhdl，我想到一个办法，就是相当于把后一个计数器多引入一个输入端口，然后在计数器内部将这两个端口连在一起，但这样的话我觉得浪费了资源，并且如果我还在其它地方使用没改动的那过计数器模型时，我还得另写一个。

CHAN · 发表于 2010-6-28 03:34:19

不太明白，多试试看看行不行？

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