集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
查看: 2701|回复: 3

关于异步FIFO中两个时钟相差很大的问题

[复制链接]
ANG 发表于 2010-6-27 23:39:26 | 显示全部楼层 |阅读模式
如果写时钟和读时钟相差很大,写是50M 读是2M 那用双DFF同步是不行的吧,那我知道的还有结绳法同步,但是如果以50 M的速度不停的写数据,结绳法会出问题吧,因为结绳法需要给写时钟域ACK信号,这样就不能以50M的时钟来写数据了,其实还是2M的时钟写数据
这个问题困扰好久,请教有没有跟好的FIFO的设计方法,能解决这个问题
longtim 发表于 2010-6-28 01:02:35 | 显示全部楼层
高手来解答下吧
longt 发表于 2010-6-28 02:04:26 | 显示全部楼层
产生空满用组合逻辑怎么样?考虑一下吧。
CCIE 发表于 2010-6-28 03:33:05 | 显示全部楼层
握手信号来控制!
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2024-12-24 09:39 , Processed in 0.059573 second(s), 23 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表