求教：：@()的问题

longtime · 发表于 2010-6-27 23:08:29

GO <= 1;
@(posedge CLK_I);
GO <= 0;

GO是一个reg，这三句是在一个task中，从opencores下的一个例程，编译通过了。请问有什么功能吗？谢谢大家帮助以及任何建议！！！

UFP · 发表于 2010-6-28 00:36:08

一个回复也没有，自己顶

usb · 发表于 2010-6-28 01:41:18

@(posedge CLK_I); 
表示CLK_I来1次上升沿

interi · 发表于 2010-6-28 02:03:08

看到了谢谢你

VVC · 发表于 2010-6-28 03:53:42

我觉得与书上的always ＠（）差别就是：always ＠（）是死循环，  而这里的@( )只循环一次而已

interi · 发表于 2010-6-28 05:49:11

楼上的意见非常正确

longtim · 发表于 2010-6-28 06:16:46

这种写法在一般的综合器中是可综合的，我在quartusII下试过。 
不过用不好会出现警告 
以下是我写的简单的测试是否综合 
module a(clock,a,b,c); 
input a,b,clock; 
output c; 
 
reg tmp; 
always @(a or b) 
begin 
  @(posedge clock) 
  tmp=a+b; 
end 
assign c=tmp; 
 
endmodule 
出现的警告为 
  Warning (10235): Verilog HDL Always Construct warning at a.v(8): variable "clock" is read inside the Always Construct but isn't in the Always Construct's Event Control 
而这种情况没有警告 
module a(clock,a,b,c); 
input a,b,clock; 
output c; 
 
reg tmp; 
always @(posedge clock)   
begin 
  @(posedge a or posedge b) 
  tmp=a+b; 
end 
assign c=tmp; 
 
endmodule 
而且必须写在块语句中，否则综合通不过的！！

ups · 发表于 2010-6-28 07:40:31

以前没见过今天见识了学习学习  这样能用吧

longt · 发表于 2010-6-28 08:38:29

学习,好东西

		自动登录	找回密码
密码			我要注册

求教：：@()的问题

站长推荐 /1