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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › verilog中@（）语句的探索与讨论
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楼主: interige

verilog中@（）语句的探索与讨论

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CCIE 发表于 2010-6-28 09:50:30 | 显示全部楼层
@(posedge a or posedge b)
FPGA工程师就业培训班（保就业）
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FPGA就业培训班招聘学员（保就业）
HDL 发表于 2010-6-28 11:44:39 | 显示全部楼层
你试着把你那行注释掉在仿真和综合<br>
你会发现什么呢<br>
你那行唯一的作用增加了一个warning罢了<br>
强烈不推荐在电路设计代码上创新<br>
hdl是硬件描述语言而不是硬件设计语言
至芯科技ZX系列开发板正在火爆发售！
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