如何用VHDL语言生成顶层设计

CHANG 发表于 2010-6-27 23:46:34 | 显示全部楼层 |阅读模式

本帖最后由 fpgaw 于 2010-7-12 13:31 编辑

用Max Pluss II 在一个目录里设计了两个模块，若分别分a.vhd和b.vhd，请问如何用文本输入的方法将这两个模块连接起来生成总的顶层模块？是不是要将该两个程序存放在work库里？具体的应怎样做？请高手指点一下

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