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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › verilog怎么才会自动生成ram或rom？
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楼主: CCIE

verilog怎么才会自动生成ram或rom？

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VVC 发表于 2010-6-28 14:19:22 | 显示全部楼层
并非所有的CASE语句都被综合成RAM或ROM，综合工具要看是否所有的BIT都是0或1的值。如果是常值，那么该BIT就不被综合成ROM或RAM BIT.
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