频率计设计时遇到的问题

我在作频率计时，碰到一个问题。如果CLK频率是1HZ，要用其控制一个输出EN和一个CLR，他们的频率是0.5HZ
EN是在CLK 一个上升沿是低电平，下一个上升沿是高电平，以后依次类推
CLR在CLK第一个周期内下降沿由0'变成0在第二个CLK周期内下降沿不变保持‘0'，以后依此类推

always @（posedge clk）<br>
en&lt;=~en;<br>
clr的要求我看不懂<br>
我根据对你的话的理解写的，不知道是不是想要实现的