verilog这段代码的输出怎样去掉毛刺

CCIE · 发表于 2010-6-27 23:09:14

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity counter8 is
port( clk_Mfo : in std_logic;
rst : in std_logic;
clk_out_2Nfo : out std_logic);
end entity;

architecture behave of counter8 is
signal cq : std_logic_vector(2 downto 0);
signal temp : std_logic;
begin

P1:process(clk_Mfo,rst,cq)
begin
if rst = '0' then cq <= "000";
elsif clk_Mfo'event and clk_Mfo = '1' then
cq <= cq + 1;
if cq = "111" then
 cq <= "000";

end if;
end if;
end process P1;

P2:process(clk_Mfo,cq)
begin
if cq(0) = '0' then temp <= '0';
elsif cq(1) = '0' then temp <= '0';
elsif cq(2) = '0' then temp <= '0';
else temp <= clk_Mfo;
end if;
end process P2;

clk_out_2Nfo <= temp;
end behave;
从000开始计数，到111输出一个正脉冲，且保证正脉冲的宽度和输入时钟正脉冲宽度一致

CTT · 发表于 2010-6-28 00:06:55

if (cp==3'b111) 
   clk_out2 <= clk_in 
you can try

interige · 发表于 2010-6-28 01:09:44

现在知道了

VVIC · 发表于 2010-6-28 01:27:56

由于 
P4:process(clk_Mfo,cq) 
begin 
        if cqa(0) = '0' then tempa <= '0'; 
        elsif cqa(1) = '0' then tempa <= '0'; 
        elsif cqa(2) = '0' then tempa <= '0'; 
        else tempa <= clk_Mfo; 
        end if; 
end process P4; 
毛刺在计数器转态时有可能出现 
 
 
更改如下: 
P4:process(clk_Mfo,cq) 
begin 
  if rst = '0'  then 
        tempa <= '0'; 
  elsif clk_Mfo'event and clk_Mfo = '1' then 
                case cq is 
                        when "000" =>        tempa <= '0'; 
                        when "001" =>        tempa <= '0'; 
                        when "010" =>        tempa <= '0';   
                        when "011" =>        tempa <= '0'; 
                        when "100" =>        tempa <= '0';   
                        when "101" =>        tempa <= '0'; 
                        when "110" =>        tempa <= '0';   
                        when others =>        null;          
                end case;        
 
  end if; 
end process P4; 
 
temp <=  clk_Mfo when cq="111" else tempa;   
 
 
output只有在 clk_Mfo变化才改变，不受计数器转态时的瞬间电平影响。

longtim · 发表于 2010-6-28 02:10:56

楼上的也不一定可行，谁仿真一下贴来结果看看 
应该是在011变100，111变000时多位变化引起的毛刺 
其实，计数方式改成格雷码，约翰逊计数方式就不会产生毛刺了 
 
[ 本帖最后由 dieyi31 于 2006-9-11 22:43 编辑 ]

ngtim · 发表于 2010-6-28 02:23:06

回帖挣钱，帮你顶。

UFP · 发表于 2010-6-28 02:55:55

试了试，改成下面这样，还有毛刺！ 
library ieee; 
use ieee.std_logic_1164.all; 
use ieee.std_logic_unsigned.all; 
 
entity count8 is 
port( clk_Mfo      : in std_logic; 
          rst          : in std_logic; 
          clk_out_2Nfo : out std_logic); 
end entity; 
 
architecture behave of count8 is 
signal cq : std_logic_vector(2 downto 0); 
signal temp,tempa : std_logic; 
begin 
 
P1:process(clk_Mfo,rst,cq) 
begin 
if rst = '0' then cq <= "000"; 
elsif clk_Mfo'event and clk_Mfo = '1' then 
        cq <= cq + 1; 
        if cq = "111" then 
                cq <= "000"; 
                
        end if; 
end if; 
end process P1; 
 
P4:process(clk_Mfo,cq) 
begin 
  if rst = '0'  then 
        tempa <= '0'; 
  elsif clk_Mfo'event and clk_Mfo = '1' then 
                case cq is 
                        when "000" =>        tempa <= '0'; 
                        when "001" =>        tempa <= '0'; 
                        when "010" =>        tempa <= '0';   
                        when "011" =>        tempa <= '0'; 
                        when "100" =>        tempa <= '0';   
                        when "101" =>        tempa <= '0'; 
                        when "110" =>        tempa <= '0';   
                        when others =>        null;          
                end case;         
 
  end if; 
end process P4; 
 
temp <=  clk_Mfo when cq="111" else tempa;   
 
clk_out_2Nfo <= temp; 
end behave;

longt · 发表于 2010-6-28 04:42:18

一般的如果是在组合逻辑中， 
有计数器输出的不同位的计算操作的时候， 
正常计数由于可能会一次变化多个位，可能会使电路产生毛刺 
比如楼主帖子的正常输出高电平脉冲前面那个毛刺， 
就是在计数器由101->110的时候，可能cq[0]新值尚未到达（仍为1）， 
但此时cq[1]新值1已经到达，则会产生一个 111，产生一个毛刺。（别的地方没有产生不知道为什么，可能小延迟不同。） 
这种毛刺问题，解决的最好的方法，就是用gray码计数，使得计数输出每次只变化一位。

longt · 发表于 2010-6-28 06:30:52

但是楼主帖子中后面的那个由111->000 变化时产生的毛刺，用gray码应该是无法避免的。 
原因很清楚，因为你的cq的变化取决于clk的变化，所以cq从111变化到000总是在clk一个上升沿变化之后 
此时，clk的变化引起了p4的运行，则产生了一个毛刺。 
 
上面是我针对这个题目的想法，不知道对否，欢迎讨论。

longt · 发表于 2010-6-28 08:06:42

斑竹的裹脚，又长又臭

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verilog这段代码的输出怎样去掉毛刺

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