verilog这段代码的输出怎样去掉毛刺

原帖由 LOONG 于 2006-9-18 18:22 发表<br>
但是楼主帖子中后面的那个由111-&gt;000 变化时产生的毛刺，用gray码应该是无法避免的。<br>
原因很清楚，因为你的cq的变化取决于clk的变化，所以cq从111变化到000总是在clk一个上升沿变化之后<br>
此时，clk的变化引起 ... 我也同意这个观点，这个毛刺的出现是与建立时间直接相关的。cq在111变化到000并不是完全与时钟上升沿同时发生的，而是有一小段的建立时间，而这段建立时间使得temp=1（cq=111）的同时clk也是高电平，出现了一个毛刺。一般情况下，通过一个触发器同步一下可以解决类似问题，但是楼主的要求很特别，高电平要与原clk高电平持续时间相同，这就使得直接加触发器同步的方法并不可行。<br>
<br>
现在只分析到此，还没有想出一个好的解决办法，继续讨论。。。

原帖由 122013137 于 2006-9-18 20:59 发表<br>
斑竹的裹脚，又长又臭 什么意思？