quartusII 中用Verilog写了几个很简单的模块但在编译时总出现这样的warning:

HDL · 发表于 2010-6-27 23:44:08

本帖最后由 fpgaw 于 2010-7-6 05:29 编辑

在quartusII 中用Verilog写了几个很简单的模块，就是基本的D触发器、移位寄存器什么的，但在编译时总出现这样的warning:
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "clk" is an undefined clock
想请教一下这个问题该怎么解决。

ANG · 发表于 2010-6-28 00:53:15

???????????????????????????????????????????????????????????

ICE · 发表于 2010-6-28 02:35:25

这个警告不用理会它的，以个人经验来看，对综合结果没有影响的

ngtim · 发表于 2010-6-28 03:02:08

楼上说的没错

inter · 发表于 2010-6-28 03:37:17

这个WARNING就是，你没有把你的CLK PIN给约束成CLK<br>
它自动把它猜测为CLK<br>
你可以通过加约束来去掉它。

usb · 发表于 2010-6-28 04:35:35

楼上说的没错，一般而言，简单的设计中也许没有对时钟引脚进行约束，就会导致此类的警告，但QT会自动将其视为CLK，所以倒不会影响正常工作，不过从养成好的开发习惯考虑，还是在设计中设置相关的约束为好。

ngtim · 发表于 2010-6-28 04:44:50

同意,没有对时钟进行约束,警告可以忽略

ANG · 发表于 2010-6-28 05:56:52

同意，一般不用管它的！

CCIE · 发表于 2010-6-28 07:01:00

弱弱的请教一下，怎么对时钟进行约束呢？

usd · 发表于 2010-6-28 07:32:07

定义引脚

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quartusII 中用Verilog写了几个很简单的模块但在编译时总出现这样的warning:

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