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楼主: HDL

quartusII 中用Verilog写了几个很简单的模块但在编译时总出现这样的warning:

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ANG 发表于 2010-6-28 08:55:08 | 显示全部楼层
在引脚上加上约束
至芯科技ZX系列开发板正在火爆发售！
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FPGA就业培训班招聘学员（保就业）
AAT 发表于 2010-6-28 08:59:30 | 显示全部楼层
执行timing wizard即可
至芯科技ZX系列开发板正在火爆发售！
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encounter 发表于 2010-6-28 10:51:36 | 显示全部楼层
这种警告信息可以不管的
FPGA工程师就业培训班（保就业）
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interige 发表于 2010-6-28 05:12:15 | 显示全部楼层
没有定义时钟.
至芯科技ZX系列开发板正在火爆发售！
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inter 发表于 2010-6-28 06:42:17 | 显示全部楼层
加入时序约束就可以了，在assignment/setting里面，定义一个独立时钟就可以了
FPGA工程师就业培训班（保就业）
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