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楼主: inter

testbench问题!!ise中为什么不能编写verilog的testbench?却能编写vhdl的.

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usd 发表于 2010-6-28 08:48:37 | 显示全部楼层
多谢各位指点.
ANG 发表于 2010-6-28 09:18:59 | 显示全部楼层
可以的,怎么会不可以呢,自己看一下ISE的帮助文档吧
CHANG 发表于 2010-6-28 10:06:07 | 显示全部楼层
应该可以呀
CTT 发表于 2010-6-28 10:46:24 | 显示全部楼层
当然可以了 你遇到了什么现象 说来听听
ups 发表于 2010-6-28 11:25:43 | 显示全部楼层
verilog test  fixture
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