分频器的VHDL描述

CHAN · 发表于 2010-6-28 08:57:49

好啊 
谢谢了哦

CHANG · 发表于 2010-6-28 10:44:38

都不注释一下   看起来好费劲啊`

interi · 发表于 2010-6-28 12:02:52

lz好像还没编译就先让我们看了

UFO · 发表于 2010-6-28 12:22:53

写了这么多。还是支持一下

AAT · 发表于 2010-6-28 13:53:37

看不懂啊,浪费了楼主的心血~~ 
能加点注释吗?楼主~~

longtim · 发表于 2010-6-28 15:31:24

原来两个clk进程可以一起用啊 
学习中…………

ICE · 发表于 2010-6-28 17:02:15

呵呵，我帮楼主给大家解释一下吧： 
就拿2分频来说吧，假设count=“0000”时，当clk的第一个上升沿时，计数器加一，count=“0001”而 
clk_div2=count(0),也就是=1，clk_div2一直维持高电平，而clk的第二个上升沿时，计数器加一，count=“0010”，clk_div2=count(0),也就是=0，clk_div2一直维持低电平直到clk的第三个上升沿，计数器为0011，clk_div2又变成高电平，clk_div2一个周期结束，而此时clk已经过了两个周期，所以说clk_div2是clk的二分频，其他的偶数分频道理是一样的

longtime · 发表于 2010-6-28 17:50:43

辛苦了，还是******

ngtim · 发表于 2010-6-28 19:35:33

好简单的，这也贴出来啊！

longtim · 发表于 2010-6-28 20:40:32

鼓励......

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分频器的VHDL描述

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