前仿真正确，后仿真错误，这是什么原因呢？

UFO · 发表于 2010-6-27 23:43:36

usd · 发表于 2010-6-28 00:33:12

这个很正常的，一个方面可能是设计方面的问题，还有，时序约束方面的因素。比如某一条数据路径由于延时的原因和期望的不一样。所以要加一些合适的时序约束。

usb · 发表于 2010-6-28 01:47:25

我当时在testbench中例化DUT的时候,用了位置的对应方式。然后综合以及布局布线之后做后仿真，发现输出错的离谱。后来去看综合出来的DUT的网表才发现，原来综合之后改变了原来的端口位置。改用“名字例化”的方式就没错了。你看看你的是不是。<br>
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如果这个没问题，那就是你的电路有时序问题了。

CCIE · 发表于 2010-6-28 02:06:23

例化有名字例化和位置例化两种

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前仿真正确，后仿真错误，这是什么原因呢？

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