序列检测器~~~~

UFO · 发表于 2010-6-27 23:13:51

本帖最后由 fpgaw 于 2010-7-6 06:53 编辑

我在用modelsim仿真夏老师书上的这段代码的时候却出现输出Z只有一个冲击，没有延续一个CLK，于是我换用Quartus仿真，自己手动加激励，又是正常的，糊涂了，糊涂了~~烦请高手指教！

HANG · 发表于 2010-6-28 00:17:45

不知道          /

ICE · 发表于 2010-6-28 01:43:54

是不是测试程序中没调用模块啊？

HDL · 发表于 2010-6-28 01:48:47

调用了的，我把输出逻辑改成 
assign z=(state==E&&x==0)?1:0; 
仿真就正常了； 
或者，在testbench加激励的时候改成negedge clk触发，这样在主状态转移的时候输入信号是稳定的，也可以正常仿真了。

interi · 发表于 2010-6-28 03:42:35

看不到代码

interig · 发表于 2010-6-28 03:55:50

这是书上的原程序： 
module seqdet(x,z,clk,rst); 
input x,clk,rst; 
output z; 
 
reg[2:0] state;    //reg state 
wire z; 
 
parameter                 idle=3'd0, 
                                                                a=3'd1, 
                                                                b=3'd2, 
                                                                c=3'd3, 
                                                                d=3'd4, 
                                                                e=3'd5, 
                                                                f=3'd6, 
                                                                g=3'd7; 
assign  z=(state==d&&x==0)?1:0; 
 
always@(posedge clk or negedge rst) 
        if(!rst) 
                begin 
                        state<=idle; 
                end 
        else 
                casex(state) 
                        idle:if(x==1) 
                                         state<=a; 
                                         else state<=idle; 
                        a: if(x==0) 
                                 state<=b; 
                                 else state<=a; 
                        b: if(x==0) 
                           state<=c; 
                           else state<=f; 
                        c: if(x==1) 
                                 state<=d; 
                                 else state<=g; 
                        d: if(x==0) 
                                 state<=e; 
                                 else state<=a; 
                        e: if(x==0) 
                                 state<=c; 
                                 else state<=a; 
                        f: if(x==1) 
                                  state<=a; 
                                  else state<=b; 
                        g: if(x==1) 
                                 state<=f; 
                                 else state<=g; 
                        default: state<=idle; 
                        endcase 
                        endmodule 
testbench: 
`timescale 1ns/1ns 
module t; 
reg clk,rst; 
reg[23:0] data; 
wire z,x; 
assign x=data[23]; 
 
initial 
        begin 
                clk=0; 
                rst=1; 
                #2 rst=0; 
                #30 rst=1; 
                data=20'b1100_1001_0000_1001_0100; 
        end 
        always #10 clk=~clk; 
        always@(posedge clk) 
                        data={data[22:0],data[23]}; 
        seqdet m(.x(x),.z(z),.clk(clk),.rst(rst)); 
        endmodule

interi · 发表于 2010-6-28 04:12:54

时钟上升沿发数据同时又采数据,会有冲突,在代码的时钟端加点延时即可

CHA · 发表于 2010-6-28 04:33:37

恩恩，我也觉得冲突，这是夏老师书上的原程序

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