想将两个8位数组合成一个16位的数,这样的VHDL程序怎么写?

DATE<=Dout1&Dout2就可以拉

在verilog里，组合数的写法是用花括号的： a = {b, c}, 其中a的位宽是b的位宽＋c的位宽； 在vhdl中，组合数的写法是用&ldquo;&amp;&rdquo;号的： <br>
a &lt;= b &amp; c；这个等同于verilog里的 a={b, c};因为在vhdl中&amp;不是与操作符号， vhdl中的与操作符号是&ldquo; and&rdquo;