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楼主: ICE

在VHDL语言里面时钟的上升沿是clk'event and clk='1',那下降沿又是怎么表示的呢?

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ATA 发表于 2010-6-28 11:33:27 | 显示全部楼层
慢慢会明白的
UFO 发表于 2010-6-28 12:29:53 | 显示全部楼层
同意8楼得
VVC 发表于 2010-6-28 12:55:56 | 显示全部楼层
学习。。。。。。
 楼主| ICE 发表于 2010-6-28 13:53:49 | 显示全部楼层
哎,学了一个学期的vhdl也不知道该怎么做,差早了
ATA 发表于 2010-6-28 14:40:14 | 显示全部楼层
上升沿用RISING_EDGE(CLK),下降沿用FALLING_EDGE(CLK),不过不建议在一个模块中用!
VVIC 发表于 2010-6-28 15:18:14 | 显示全部楼层
厉害啊!学习中
ANG 发表于 2010-6-28 16:47:39 | 显示全部楼层
哎,不建议同时使用
ANG 发表于 2010-6-28 18:38:23 | 显示全部楼层
一定要分開寫,否則不能合成<br>
雖是不建誐,但有時仍會使用到<br>
在設計中只要能滿足setup/hold time <br>
就沒有問題
CCIE 发表于 2010-6-28 19:41:52 | 显示全部楼层
可以实现的,但是不建议用
VVC 发表于 2010-6-28 21:08:16 | 显示全部楼层
原帖由 summerxyh 于 2007-1-30 09:32 发表<br>
不要钻这种牛角尖,有些人可能认为同时使用时钟的两个沿能提高设计的性能,其实这样会降低系统的可靠性,最终会降低系统的性能。若要分频或倍频,可以使用象xilinx的DCM等专用元件。确实要用双沿触发的,比如DDR, ... 支持!!!
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