三分频的verilog程序

usd · 发表于 2010-6-28 11:12:34

大家帮帮忙啊

CTT · 发表于 2010-6-28 13:08:55

时钟的上，下沿是不可以用来同时采集数据的哦~~~~~~

CCIE · 发表于 2010-6-28 14:47:34

divclk受控于两个进程

FFT · 发表于 2010-6-28 16:28:26

首先 
1：你编码风格不好 
2：if后面必须跟else 
3：testbench输出应该是wire形 
4：例化程序风格不好 
 
一家直言

longt · 发表于 2010-6-28 18:11:39

为什么用两个计数器呢？一个不行吗？

FFT · 发表于 2010-6-28 18:38:24

感谢楼上的

ATA · 发表于 2010-6-28 19:12:37

你的信号b干吗要在用个计数器啊，可以利用个流水线同步装置，使信号啊延迟一个时钟不就行了？

UFO · 发表于 2010-6-28 20:07:29

学习学习一下

FFT · 发表于 2010-6-28 21:22:42

你的a, b作为输出,在tb里面怎么直接就在给他赋值了

UFP · 发表于 2010-6-28 21:43:22

呵呵说得有道理

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