元件例化

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY nd2 IS
PORT(a,b:IN STD_LOGIC;y:OUT STD_LOGIC);
END nd2 ;
ARCHITECTURE nd2behv OF nd2IS
BEGIN
y<=a NAND b;
END nd2behv;

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY ord41 IS
PORT(a1,b1,c1,d1:IN STD_LOGIC;z1:OUT STD_LOGIC);
END ord41 ;
ARCHITECTURE ord41behv OF ord41IS
BEGIN
COMPONENT nd2
PORT( a,b:IN STD_LOGIC;
  c:OUT STD_LOGIC);
END COMPONENT;
SIGNAL x,y:STD_LOGIC;
BEGIN
u1:nd2 PORT MAP(a1,b1,x);
u2:nd2 PORT MAP(a=>c1,c=>y,b=>d1);
u3:nd2 PORT MAP(x,y,c=>z1);
END ARCHITECTURE ord41behv ;

关于例化,可看:数字逻辑EDA设计与实践(国防工业出版社)的4章,该书为可编程逻辑器件从书

呵呵,简单的小例子!

谢谢提供信息！那关于数据流描述呢？

这个比较容易，如果被例化的module不在同一个文件夹呢？如何复用？

不在同一个文件夹里,自己作个package吧!

关于数据流描述,任何一本专门讲VHDL的书里都有详细的阐述的呀!

我们的教材里数据流就讲了半页！怎么看也不会啊．<br>
各位帮忙看看我的数据流的帖子吧

编译通不过的？

程序确实哟问题啊，不过容易找到的，呵呵，细心点吖~！