关于DPLL中鉴相器的Verilog的代码怎么写

AAT · 发表于 2010-6-28 00:44:57

关于DPLL中鉴相器的Verilog的代码怎么写呀,我想比较2个信号上升沿相差的时间.<br>

ATA · 发表于 2010-6-28 02:43:55

很多参考文献上都说用异或门

CHANG · 发表于 2010-6-28 04:17:45

不能用xor,会产生回路

tim · 发表于 2010-6-28 04:42:12

楼上的，产生回路是什么意思？请教！我也是用的异或门，但我也还是不太明白为什么异或门能起到鉴相的作用

encounter · 发表于 2010-6-28 05:01:04

我也疑惑中,盼高手答复

UFP · 发表于 2010-6-28 06:47:40

DPLL中鉴相器用异或门主要是为了比较REF和反馈信号(看频率变化)--->可变可逆模计数器(产生增减脉冲)--->增减脉冲计数器(根据前面产生的增减脉冲来决定计数器是增加半个计数周期还是减少半个周期

ANG · 发表于 2010-6-28 07:54:43

支持指挥车

CHAN · 发表于 2010-6-28 08:27:56

路过<br>
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