为什么 wait 语句在编译时被忽略掉呢

kangjiacang · 发表于 2010-6-29 14:55:39

Warning (10193): Verilog HDL unsupported feature warning at qD.v(6): Wait Statement is not supported and is ignored
编译是有这种警告，请高手帮一忙，怎么样才能消除这条警告

WPZAC · 发表于 2010-7-16 10:15:04

回复 1# kangjiacang

wait语句只用于仿真，编译时会被忽略掉。

fenlido · 发表于 2010-7-23 12:43:50

wait语句还不能被综合！！

fenlido · 发表于 2010-9-20 17:19:49

wait语句不能被综合，编译时编译器自动将其忽略掉了

rainybyf · 发表于 2010-9-26 10:12:02

wait语句不可综合

		自动登录	找回密码
密码			我要注册

站长推荐 /1