关于FPGA实现过程mapping的问题！！

老怪甲 · 发表于 2010-7-1 10:51:36

大家好，我是一个菜鸟，最近在编写一个代码，综合使用的是synplify pro，通过了，没有问题，但是在实现过程中，我是使用ise自带的工具，在实现过程中，出现了几个如下的错误，请问这是由于什么原因造成的，应该怎么改进，谢谢大家啦！！
再是，如果用的是ise自带的综合工具，实现过程中貌似没有什么问题，这个怎么理解？？
错误信息如下：
ERRORack:1107 - Unable to combine the following symbols into a single IOB
component:
PAD symbol "setclk" (Pad Signal = setclk)
BUF symbol "setclk_ibuf" (Output Signal = setclk_c)
Each of the following constraints specifies an illegal physical site for a
component of type IOB:
Symbol "setclk" (LOC=P91)
Please correct the constraints accordingly.

老怪甲 · 发表于 2010-7-1 10:51:42

刚刚试了一下，把出错的引脚换到其他引脚上就好了，这是什么原因啊，一样性质的管脚为什么有的可以，而有的就不可以呢？？
我的板子是已经画好的了，管脚要是改变了，改管脚代价有点大！！

老怪甲 · 发表于 2010-7-1 10:51:47

刚刚试了一下，把出错的引脚换到其他引脚上就好了，这是什么原因啊，一样性质的管脚为什么有的可以，而有的就不可以呢？？
我的板子是已经画好的了，管脚要是改变了，改管脚代价有点大！！

Sunlife · 发表于 2015-5-14 10:00:39

管脚要是改变了，改管脚代价有点大

zxopenljx · 发表于 2025-3-4 15:07:20

关于FPGA实现过程mapping的问题

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关于FPGA实现过程mapping的问题！！

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