请问这段verilog代码为多少分频啊

signal fs: STD_LOGIC_vector(3 downto 0);
process(clk_int(1))
begin
if clk_int(1)'event and clk_int(1)='1' then
    if fs=24 then
     fs<="0000";
    else
     fs<=fs+1;
    end if;
    end if;
end process;
fclk<=fs(2);

请问这段verilog代码为多少分频啊
这应该是8分频

fs（0）是两分频~然后依次  你画隔波形

这里产生的频率是：原频率/（（24+1）*2）

fs: STD_LOGIC_vector(3 downto 0)
怎么可能是24——令人费解！