verilog 中的测试程序怎么编译？

芙蓉帐暖 · 发表于 2010-8-3 16:30:18

本人是初学者，弄不清编译程序在编译时、应该怎么编译，请指教，感激不尽、

等待花开0707 · 发表于 2010-8-4 16:41:52

同问~~~~~~~

cctv · 发表于 2010-8-4 16:48:12

有个简单的办法，ise里面可以自动加载激励波形，然后你可以把这个激励波形文件转换成verilog语言，这都是软件自动完成的。如果你想学这个testbench怎么写，可以先看看软件是怎么写的，会对你有帮助的。

芙蓉帐暖 · 发表于 2010-8-4 17:50:55

回复 3# cctv

谢谢，我看看~

过去的过去 · 发表于 2010-8-5 08:22:38

好办法的，这样子就可以进行仿真了

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