在FPGA中建FIFO，读写时钟相差很大，会有什么不好的影响吗？

CPLD · 发表于 2010-8-4 09:15:49

本帖最后由 fpgaw 于 2010-8-12 11:29 编辑

在FPGA中建FIFO，读写时钟相差很大，会有什么不好的影响吗？

小苦 · 发表于 2010-8-5 17:24:53

本帖最后由 fpgaw 于 2010-8-12 11:30 编辑

不知道你说的“相差” 是指相位差还是时钟速率相差很大~

FIFO的话~
可以用异步的FIFO~ 读写分别用2个时钟~

小苦 · 发表于 2010-8-5 17:25:02

本帖最后由 fpgaw 于 2010-8-12 11:30 编辑

不知道你说的“相差” 是指相位差还是时钟速率相差很大~

FIFO的话~
可以用异步的FIFO~ 读写分别用2个时钟~

habc987@163.com · 发表于 2010-9-29 18:00:43

异步FIFO可以解决不同时钟问题,但要注意读写速度的控制,要保证FIFO不溢出.

nonghero · 发表于 2010-12-5 21:32:37

没问题的啊。。。。。。。

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FIFO